半导体国际技术路线图在芯片制造商，材料供应商和设备制造商之间共享，引导了逻辑晶体管的小型化，其中较小的数字表示较小和更快的器件的较新技术。目前在14nm节点处生产硅场效应晶体管具有约90至100nm的总体横向占用面积，但是已经接近其缩放极限。基于半导体碳纳米管（s-CNTs）的晶体管被认为是最有希望的候选者之一。s-CNTs的固有薄度可实现卓越的静电控制，以将关闭状态下的无源功耗最小化，并且其电子和空穴的高饱和速度允许器件在较低驱动下以给定频率切换电压（VDD）降低了动态功耗。20多年来，学术界和行业密切的研究工作推动了基于碳纳米管的纳米电子学的显着发展，从而产生了重要的演示，包括具有理想的栅极全面几何的器件，使用标准半导体工艺的互补逻辑，大量生产超过10,000个单独的s-CNT晶体管和功能纳米管电路直到原始微处理器。这些过去的演示代表了重要的技术里程碑，但总是在比当前的Si FET大得多的器件上进行，而不会将整个纳米管晶体管放大到目标的40 nm的占位面积。为了评估实验中s-CNT晶体管的可扩展性，在将一个关键器件元件Lg降低到10甚至5nm（8,9）方面取得了很大进展。
【成果简介】
近日，IBM研究中心的曹庆（Qing Cao）等人在Science发表“Carbon nanotube transistors scaled to a 40-nanometer footprint ”文章，使用了一种新策略来制造碳纳米管晶体管的触点，在减小尺寸同时保持了较低的接触电阻。为了保证在触点间传输足够的电流，他们在触点之间设置了由数根平行半导体碳纳米管（s-CNT）组成的阵列。最终制得的p-沟道晶体管，尺寸仅有40 nm，是目前报道的最小记录。不仅如此，更值得称道的是，电学测试表明这种新型s-CNT晶体管比现在的硅基晶体管更快更高效。此外，展示了使用高纯度s-CNT源，自组装将纳米管压制成全表面覆盖对齐阵列的技术相关高性能纳米管阵列器件的制造，具有相同的占位面积，电阻端接触点。s-CNT阵列晶体管表现出高于1.2 mAμm-1的高饱和导通状态电流和高于2 mSμm-1的电导，超过了同等门极驱动下基准测试时最佳竞争硅器件的电流，源极漏极偏置（VDS）。
【图文导读】
图1 极大尺寸的单个s-CNT晶体管的插图和电子显微镜图像
（A）限定40nm器件占位面的氧化物沟槽的示意性分解图，到s-CNT沟道的端接源极-漏极接触，5nm Al2O3栅极电介质和间隔物以及顶栅器件结构；
（B）（A）中通过栅极的器件的横截面TEM图像；
（C）单个s-CNT上制造的两组晶体管的SEM图像。
图2 单个s-CNT晶体管的电性能缩小到40 nm器件占位面积
（A）具有相同的10nm的Lc和5nm的Wsp的两个s-CNT晶体管的转移特性；
（B）低和高VDS偏压的情况下，40nm贴片的单个s-CNT晶体管的亚阈值曲线；
（C）（B）所示的装置的VG的输出特性从-0.5V到-0.1V，从上到下为0.1V；
（D）3 nm技术节点进行标定的40 nm贴片s-CNT晶体管的基准测量；
图3 基于s-CNT阵列的高性能晶体管的示意图，电子显微照片和电学性质
（A）s-CNT-阵列晶体管的尺寸为40nm的器件覆盖区；
（B）低放大倍数下的SEM显微照片显示场氧化物窗口；
（C）高放大倍数，以突出显示有源器件区域；
（D）-0.05V和-0.5V的施加VDS以线性和对数刻度绘制的缩放s-CNT阵列器件的传输特性；
（E）与（D）相同的器件的输出特性，以0.5V至1V的步长从-3V下降的VGS测量；
（F）用Si测量缩放的s-CNT阵列晶体管具有4nm鳍宽度的FinFET和具有5nm纳米线直径的Si纳米线FET。
【小结】
固定电荷是由于在处理期间产生的等离子体和x射线对氧化物的损伤引起的。预计通过进一步的工程优化，包括更好的钝化方案和替代栅极堆叠方案可以显着降低其密度，从而在器件制造的最后一步中形成原始栅极电介质。以前模拟表明，如果固定的电荷密度降低到与典型的高κ氧化物/Si界面相当的水平，则单个s-CNTS的VT均匀性将被提高到适合于非常大规模集成的水平。尽管仍然存在许多其他工程挑战，例如通过先前开发的物理化学掺杂或其他方法实现了相当规模和执行的n沟道纳米管晶体管，并形成了具有30nm接触栅极间距和共享源极/漏极触点，已经证明s-CNT晶体管实际上可以制造具有尺寸和性能，使得它们成为常规Si FET的后继者的引人注目的候选者。
来源：材料人网
